Lines Matching refs:OUTREG
297 OUTREG(RADEON_MEM_CNTL, 0);
300 OUTREG(RADEON_MPP_TB_CONFIG, CardTmp);
334 OUTREG(RADEON_MEM_CNTL, pSave->MEM_CNTL);
341 OUTREG(RADEON_CONFIG_MEMSIZE, pSave->MEMSIZE);
353 OUTREG(RADEON_MPP_TB_CONFIG, CardTmp);
608 OUTREG(RADEON_CLOCK_CNTL_INDEX, tmp);
610 OUTREG(RADEON_CLOCK_CNTL_INDEX, save);
638 OUTREG(RADEON_CLOCK_CNTL_DATA, data);
651 OUTREG(RS690_MC_INDEX, (addr & RS690_MC_INDEX_MASK));
654 OUTREG(RS600_MC_INDEX, ((addr & RS600_MC_ADDR_MASK) | RS600_MC_IND_CITF_ARB0));
658 OUTREG(RS780_MC_INDEX, (addr & RS780_MC_INDEX_MASK));
663 OUTREG(AVIVO_MC_INDEX, (addr & 0xff) | 0x7f0000);
667 OUTREG(AVIVO_MC_INDEX, 0);
670 OUTREG(R300_MC_IND_INDEX, addr & 0x3f);
674 OUTREG(R300_MC_IND_INDEX, 0);
689 OUTREG(RS690_MC_INDEX, ((addr & RS690_MC_INDEX_MASK) |
691 OUTREG(RS690_MC_DATA, data);
692 OUTREG(RS690_MC_INDEX, RS690_MC_INDEX_WR_ACK);
694 OUTREG(RS600_MC_INDEX, ((addr & RS600_MC_ADDR_MASK) |
697 OUTREG(RS600_MC_DATA, data);
700 OUTREG(RS780_MC_INDEX, ((addr & RS780_MC_INDEX_MASK) |
702 OUTREG(RS780_MC_DATA, data);
706 OUTREG(AVIVO_MC_INDEX, (addr & 0xff) | 0xff0000);
708 OUTREG(AVIVO_MC_DATA, data);
709 OUTREG(AVIVO_MC_INDEX, 0);
712 OUTREG(R300_MC_IND_INDEX, (((addr) & 0x3f) |
715 OUTREG(R300_MC_IND_DATA, data);
716 OUTREG(R300_MC_IND_INDEX, 0);
728 OUTREG(RADEON_PCIE_INDEX, addr & 0xff);
740 OUTREG(RADEON_PCIE_INDEX, ((addr) & 0xff));
741 OUTREG(RADEON_PCIE_DATA, data);
751 OUTREG(R600_PCIE_PORT_INDEX, addr & 0xff);
763 OUTREG(R600_PCIE_PORT_INDEX, ((addr) & 0xff));
764 OUTREG(R600_PCIE_PORT_DATA, data);
832 OUTREG(R700_MC_VM_FB_LOCATION, fb_loc);
834 OUTREG(R700_MC_VM_AGP_BOT, agp_loc);
835 OUTREG(R700_MC_VM_AGP_TOP, agp_loc_hi);
839 OUTREG(R600_MC_VM_FB_LOCATION, fb_loc);
841 OUTREG(R600_MC_VM_AGP_BOT, agp_loc);
842 OUTREG(R600_MC_VM_AGP_TOP, agp_loc_hi);
869 OUTREG(RADEON_MC_FB_LOCATION, fb_loc);
871 OUTREG(RADEON_MC_AGP_LOCATION, agp_loc);
939 OUTREG(RADEON_PALETTE_INDEX, idx << 16);
958 OUTREG(RADEON_CRTC_STATUS, RADEON_CRTC_VBLANK_SAVE_CLEAR);
981 OUTREG(RADEON_CRTC2_STATUS, RADEON_CRTC2_VBLANK_SAVE_CLEAR);
1750 OUTREG(RADEON_CONFIG_MEMSIZE, pScrn->videoRam * 1024);
1768 OUTREG(RADEON_CONFIG_MEMSIZE, 0x800000);
2323 OUTREG(RADEON_FP2_GEN_CNTL, fp2_gen_ctl_save & ~RADEON_FP2_ON);
2333 OUTREG(RADEON_FP2_GEN_CNTL, fp2_gen_ctl_save);
3432 OUTREG(R600_BIOS_2_SCRATCH, save->bios_2_scratch);
3433 OUTREG(R600_BIOS_6_SCRATCH, save->bios_6_scratch);
3435 OUTREG(RADEON_BIOS_2_SCRATCH, save->bios_2_scratch);
3436 OUTREG(RADEON_BIOS_6_SCRATCH, save->bios_6_scratch);
3447 OUTREG(RADEON_BIOS_0_SCRATCH, save->bios_0_scratch);
3448 OUTREG(RADEON_BIOS_6_SCRATCH, save->bios_6_scratch);
3449 //OUTREG(RADEON_BIOS_7_SCRATCH, save->bios_7_scratch);
3567 OUTREG(RADEON_SURFACE0_INFO + 16 * j, 0);
3568 OUTREG(RADEON_SURFACE0_LOWER_BOUND + 16 * j, 0);
3569 OUTREG(RADEON_SURFACE0_UPPER_BOUND + 16 * j, 0);
3969 OUTREG(AVIVO_VGA_RENDER_CONTROL, INREG(AVIVO_VGA_RENDER_CONTROL) & ~AVIVO_VGA_VSTATUS_CNTL_MASK);
3970 OUTREG(AVIVO_D1VGA_CONTROL, INREG(AVIVO_D1VGA_CONTROL) & ~AVIVO_DVGA_CONTROL_MODE_ENABLE);
3971 OUTREG(AVIVO_D2VGA_CONTROL, INREG(AVIVO_D2VGA_CONTROL) & ~AVIVO_DVGA_CONTROL_MODE_ENABLE);
3972 OUTREG(EVERGREEN_D3VGA_CONTROL, INREG(EVERGREEN_D3VGA_CONTROL) & ~AVIVO_DVGA_CONTROL_MODE_ENABLE);
3973 OUTREG(EVERGREEN_D4VGA_CONTROL, INREG(EVERGREEN_D4VGA_CONTROL) & ~AVIVO_DVGA_CONTROL_MODE_ENABLE);
3974 OUTREG(EVERGREEN_D5VGA_CONTROL, INREG(EVERGREEN_D5VGA_CONTROL) & ~AVIVO_DVGA_CONTROL_MODE_ENABLE);
3975 OUTREG(EVERGREEN_D6VGA_CONTROL, INREG(EVERGREEN_D6VGA_CONTROL) & ~AVIVO_DVGA_CONTROL_MODE_ENABLE);
3979 OUTREG(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC0_REGISTER_OFFSET, tmp & ~EVERGREEN_CRTC_MASTER_EN);
3983 OUTREG(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC1_REGISTER_OFFSET, tmp & ~EVERGREEN_CRTC_MASTER_EN);
3988 OUTREG(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC2_REGISTER_OFFSET, tmp & ~EVERGREEN_CRTC_MASTER_EN);
3992 OUTREG(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC3_REGISTER_OFFSET, tmp & ~EVERGREEN_CRTC_MASTER_EN);
3996 OUTREG(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC4_REGISTER_OFFSET, tmp & ~EVERGREEN_CRTC_MASTER_EN);
4000 OUTREG(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC5_REGISTER_OFFSET, tmp & ~EVERGREEN_CRTC_MASTER_EN);
4027 OUTREG(R600_HDP_NONSURFACE_BASE, (restore->mc_fb_location & 0xffff) << 16);
4038 OUTREG(AVIVO_VGA_RENDER_CONTROL, INREG(AVIVO_VGA_RENDER_CONTROL) &~ AVIVO_VGA_VSTATUS_CNTL_MASK);
4040 OUTREG(AVIVO_D1VGA_CONTROL, INREG(AVIVO_D1VGA_CONTROL) & ~AVIVO_DVGA_CONTROL_MODE_ENABLE);
4041 OUTREG(AVIVO_D2VGA_CONTROL, INREG(AVIVO_D2VGA_CONTROL) & ~AVIVO_DVGA_CONTROL_MODE_ENABLE);
4045 OUTREG(AVIVO_D1CRTC_CONTROL, tmp & ~AVIVO_CRTC_EN);
4048 OUTREG(AVIVO_D2CRTC_CONTROL, tmp & ~AVIVO_CRTC_EN);
4076 OUTREG(AVIVO_HDP_FB_LOCATION, restore->mc_fb_location);
4078 OUTREG(R600_HDP_NONSURFACE_BASE, (restore->mc_fb_location << 16) & 0xff0000);
4112 OUTREG(RADEON_OV0_SCALE_CNTL, ov0_scale_cntl & ~RADEON_SCALER_ENABLE);
4114 OUTREG(RADEON_CRTC_EXT_CNTL, crtc_ext_cntl | RADEON_CRTC_DISPLAY_DIS);
4117 OUTREG(RADEON_CRTC_GEN_CNTL,
4125 OUTREG(RADEON_CRTC2_GEN_CNTL,
4156 OUTREG(RADEON_MC_AGP_LOCATION, 0xfffffffc);
4157 OUTREG(RADEON_MC_FB_LOCATION, restore->mc_fb_location);
4176 OUTREG(RADEON_CRTC_OFFSET_CNTL, RADEON_CRTC_OFFSET_FLIP_CNTL);
4177 OUTREG(RADEON_CRTC_OFFSET, 0);
4178 OUTREG(RADEON_CUR_OFFSET, 0);
4189 OUTREG(RADEON_CRTC2_OFFSET_CNTL, RADEON_CRTC2_OFFSET_FLIP_CNTL);
4190 OUTREG(RADEON_CRTC2_OFFSET, 0);
4191 OUTREG(RADEON_CUR2_OFFSET, 0);
4207 OUTREG(RADEON_DISPLAY_BASE_ADDR, restore->display_base_addr);
4209 OUTREG(RADEON_DISPLAY2_BASE_ADDR, restore->display2_base_addr);
4210 OUTREG(RADEON_OV0_BASE_ADDR, restore->ov0_base_addr);
4292 OUTREG(RADEON_SURFACE0_INFO + 16 * surfnr, restore->surfaces[surfnr][0]);
4293 OUTREG(RADEON_SURFACE0_LOWER_BOUND + 16 * surfnr, restore->surfaces[surfnr][1]);
4294 OUTREG(RADEON_SURFACE0_UPPER_BOUND + 16 * surfnr, restore->surfaces[surfnr][2]);
4454 OUTREG(RADEON_SURFACE0_INFO, surf_info);
4455 OUTREG(RADEON_SURFACE0_LOWER_BOUND, 0);
4456 OUTREG(RADEON_SURFACE0_UPPER_BOUND, bufferSize - 1);
4509 OUTREG(RADEON_PALETTE_30_DATA, restore->palette[1][i]);
4517 OUTREG(RADEON_PALETTE_30_DATA, restore->palette[0][i]);
4557 OUTREG(offset + EVERGREEN_GRPH_ENABLE, state->grph.enable);
4558 OUTREG(offset + EVERGREEN_GRPH_CONTROL, state->grph.control);
4559 OUTREG(offset + EVERGREEN_GRPH_SWAP_CONTROL, state->grph.swap_control);
4560 OUTREG(offset + EVERGREEN_GRPH_PRIMARY_SURFACE_ADDRESS, state->grph.prim_surf_addr);
4561 OUTREG(offset + EVERGREEN_GRPH_SECONDARY_SURFACE_ADDRESS, state->grph.sec_surf_addr);
4562 OUTREG(offset + EVERGREEN_GRPH_PITCH, state->grph.pitch);
4563 OUTREG(offset + EVERGREEN_GRPH_PRIMARY_SURFACE_ADDRESS_HIGH, state->grph.prim_surf_addr_hi);
4564 OUTREG(offset + EVERGREEN_GRPH_SECONDARY_SURFACE_ADDRESS_HIGH, state->grph.sec_surf_addr_hi);
4565 OUTREG(offset + EVERGREEN_GRPH_SURFACE_OFFSET_X, state->grph.x_offset);
4566 OUTREG(offset + EVERGREEN_GRPH_SURFACE_OFFSET_Y, state->grph.y_offset);
4567 OUTREG(offset + EVERGREEN_GRPH_X_START, state->grph.x_start);
4568 OUTREG(offset + EVERGREEN_GRPH_Y_START, state->grph.y_start);
4569 OUTREG(offset + EVERGREEN_GRPH_X_END, state->grph.x_end);
4570 OUTREG(offset + EVERGREEN_GRPH_Y_END, state->grph.y_end);
4572 OUTREG(offset + EVERGREEN_DESKTOP_HEIGHT, state->grph.desktop_height);
4573 OUTREG(offset + EVERGREEN_VIEWPORT_START, state->grph.viewport_start);
4574 OUTREG(offset + EVERGREEN_VIEWPORT_SIZE, state->grph.viewport_size);
4575 OUTREG(offset + EVERGREEN_DATA_FORMAT, state->grph.mode_data_format);
4621 OUTREG(offset + dce4_crtc_regs[i], state->crtc[i]);
4645 OUTREG(offset + dce4_scl_regs[i], state->scl[i]);
4670 OUTREG(offset + i, state->fmt[index++]);
4695 OUTREG(offset + dce4_dig_regs[i], state->dig[i]);
4737 OUTREG(0x6600 + uniphy_offset[index] + i, state->uniphy[index][ri++]);
4759 OUTREG(i, state->dig[ri++]);
4761 OUTREG(i, state->dig[ri++]);
4805 OUTREG(i, state->vga_pll[0][ri++]);
4809 OUTREG(i, state->vga_pll[1][ri++]);
4813 OUTREG(i, state->vga_pll[2][ri++]);
4817 OUTREG(i, state->pll[0][ri++]);
4819 OUTREG(i, state->pll[0][ri++]);
4823 OUTREG(i, state->pll[1][ri++]);
4825 OUTREG(i, state->pll[1][ri++]);
4829 OUTREG(i, state->pll_route[ri++]);
4885 OUTREG(AVIVO_D1VGA_CONTROL, state->vga1_cntl);
4886 OUTREG(AVIVO_D2VGA_CONTROL, state->vga2_cntl);;
4887 OUTREG(EVERGREEN_D3VGA_CONTROL, state->vga3_cntl);
4888 OUTREG(EVERGREEN_D4VGA_CONTROL, state->vga4_cntl);
4889 OUTREG(EVERGREEN_D5VGA_CONTROL, state->vga5_cntl);
4890 OUTREG(EVERGREEN_D6VGA_CONTROL, state->vga6_cntl);
4891 OUTREG(AVIVO_VGA_RENDER_CONTROL, state->vga_render_control);
4904 OUTREG(dce4_dac_regs[j] + offset, state->dac[i][j]);
5278 OUTREG(AVIVO_D1VGA_CONTROL, 0);
5279 OUTREG(AVIVO_D2VGA_CONTROL, 0);
5282 OUTREG(AVIVO_D1CRTC_CONTROL,
5284 OUTREG(AVIVO_D2CRTC_CONTROL,
5286 OUTREG(AVIVO_D1CRTC_CONTROL,
5288 OUTREG(AVIVO_D2CRTC_CONTROL,
5290 OUTREG(AVIVO_D1CRTC_CONTROL,
5292 OUTREG(AVIVO_D2CRTC_CONTROL,
5296 OUTREG(AVIVO_D1GRPH_UPDATE, AVIVO_D1GRPH_UPDATE_LOCK);
5297 OUTREG(AVIVO_D1GRPH_PRIMARY_SURFACE_ADDRESS, state->grph[0].prim_surf_addr);
5298 OUTREG(AVIVO_D1GRPH_SECONDARY_SURFACE_ADDRESS, state->grph[0].sec_surf_addr);
5299 OUTREG(AVIVO_D1GRPH_CONTROL, state->grph[0].control);
5300 OUTREG(AVIVO_D1GRPH_SURFACE_OFFSET_X, state->grph[0].x_offset);
5301 OUTREG(AVIVO_D1GRPH_SURFACE_OFFSET_Y, state->grph[0].y_offset);
5302 OUTREG(AVIVO_D1GRPH_X_START, state->grph[0].x_start);
5303 OUTREG(AVIVO_D1GRPH_Y_START, state->grph[0].y_start);
5304 OUTREG(AVIVO_D1GRPH_X_END, state->grph[0].x_end);
5305 OUTREG(AVIVO_D1GRPH_Y_END, state->grph[0].y_end);
5306 OUTREG(AVIVO_D1GRPH_PITCH, state->grph[0].pitch);
5307 OUTREG(AVIVO_D1GRPH_ENABLE, state->grph[0].enable);
5308 OUTREG(AVIVO_D1GRPH_UPDATE, 0);
5310 OUTREG(AVIVO_D2GRPH_UPDATE, AVIVO_D1GRPH_UPDATE_LOCK);
5311 OUTREG(AVIVO_D2GRPH_PRIMARY_SURFACE_ADDRESS, state->grph[1].prim_surf_addr);
5312 OUTREG(AVIVO_D2GRPH_SECONDARY_SURFACE_ADDRESS, state->grph[1].sec_surf_addr);
5313 OUTREG(AVIVO_D2GRPH_CONTROL, state->grph[1].control);
5314 OUTREG(AVIVO_D2GRPH_SURFACE_OFFSET_X, state->grph[1].x_offset);
5315 OUTREG(AVIVO_D2GRPH_SURFACE_OFFSET_Y, state->grph[1].y_offset);
5316 OUTREG(AVIVO_D2GRPH_X_START, state->grph[1].x_start);
5317 OUTREG(AVIVO_D2GRPH_Y_START, state->grph[1].y_start);
5318 OUTREG(AVIVO_D2GRPH_X_END, state->grph[1].x_end);
5319 OUTREG(AVIVO_D2GRPH_Y_END, state->grph[1].y_end);
5320 OUTREG(AVIVO_D2GRPH_PITCH, state->grph[1].pitch);
5321 OUTREG(AVIVO_D2GRPH_ENABLE, state->grph[1].enable);
5322 OUTREG(AVIVO_D2GRPH_UPDATE, 0);
5325 OUTREG(AVIVO_D1SCL_UPDATE, AVIVO_D1SCL_UPDATE_LOCK);
5326 OUTREG(AVIVO_D1MODE_DESKTOP_HEIGHT, state->grph[0].desktop_height);
5327 OUTREG(AVIVO_D1MODE_VIEWPORT_START, state->grph[0].viewport_start);
5328 OUTREG(AVIVO_D1MODE_VIEWPORT_SIZE, state->grph[0].viewport_size);
5329 OUTREG(AVIVO_D1MODE_DATA_FORMAT, state->grph[0].mode_data_format);
5330 OUTREG(AVIVO_D1SCL_UPDATE, 0);
5332 OUTREG(AVIVO_D2SCL_UPDATE, AVIVO_D1SCL_UPDATE_LOCK);
5333 OUTREG(AVIVO_D2MODE_DESKTOP_HEIGHT, state->grph[1].desktop_height);
5334 OUTREG(AVIVO_D2MODE_VIEWPORT_START, state->grph[1].viewport_start);
5335 OUTREG(AVIVO_D2MODE_VIEWPORT_SIZE, state->grph[1].viewport_size);
5336 OUTREG(AVIVO_D2MODE_DATA_FORMAT, state->grph[1].mode_data_format);
5337 OUTREG(AVIVO_D2SCL_UPDATE, 0);
5340 OUTREG(AVIVO_EXT1_PPLL_REF_DIV_SRC, state->pll[0].ref_div_src);
5341 OUTREG(AVIVO_EXT1_PPLL_REF_DIV, state->pll[0].ref_div);
5342 OUTREG(AVIVO_EXT1_PPLL_FB_DIV, state->pll[0].fb_div);
5343 OUTREG(AVIVO_EXT1_PPLL_POST_DIV_SRC, state->pll[0].post_div_src);
5344 OUTREG(AVIVO_EXT1_PPLL_POST_DIV, state->pll[0].post_div);
5345 OUTREG(AVIVO_EXT1_PPLL_CNTL, state->pll[0].ext_ppll_cntl);
5346 OUTREG(AVIVO_P1PLL_CNTL, state->pll[0].pll_cntl);
5347 OUTREG(AVIVO_P1PLL_INT_SS_CNTL, state->pll[0].int_ss_cntl);
5349 OUTREG(AVIVO_EXT2_PPLL_REF_DIV_SRC, state->pll[1].ref_div_src);
5350 OUTREG(AVIVO_EXT2_PPLL_REF_DIV, state->pll[1].ref_div);
5351 OUTREG(AVIVO_EXT2_PPLL_FB_DIV, state->pll[1].fb_div);
5352 OUTREG(AVIVO_EXT2_PPLL_POST_DIV_SRC, state->pll[1].post_div_src);
5353 OUTREG(AVIVO_EXT2_PPLL_POST_DIV, state->pll[1].post_div);
5354 OUTREG(AVIVO_EXT2_PPLL_CNTL, state->pll[1].ext_ppll_cntl);
5355 OUTREG(AVIVO_P2PLL_CNTL, state->pll[1].pll_cntl);
5356 OUTREG(AVIVO_P2PLL_INT_SS_CNTL, state->pll[1].int_ss_cntl);
5358 OUTREG(AVIVO_PCLK_CRTC1_CNTL, state->crtc[0].pll_source);
5359 OUTREG(AVIVO_PCLK_CRTC2_CNTL, state->crtc[1].pll_source);
5362 OUTREG(AVIVO_VGA25_PPLL_REF_DIV_SRC, state->vga25_ppll.ref_div_src);
5363 OUTREG(AVIVO_VGA25_PPLL_REF_DIV, state->vga25_ppll.ref_div);
5364 OUTREG(AVIVO_VGA25_PPLL_FB_DIV, state->vga25_ppll.fb_div);
5365 OUTREG(AVIVO_VGA25_PPLL_POST_DIV_SRC, state->vga25_ppll.post_div_src);
5366 OUTREG(AVIVO_VGA25_PPLL_POST_DIV, state->vga25_ppll.post_div);
5367 OUTREG(AVIVO_VGA25_PPLL_CNTL, state->vga25_ppll.pll_cntl);
5369 OUTREG(AVIVO_VGA28_PPLL_REF_DIV_SRC, state->vga28_ppll.ref_div_src);
5370 OUTREG(AVIVO_VGA28_PPLL_REF_DIV, state->vga28_ppll.ref_div);
5371 OUTREG(AVIVO_VGA28_PPLL_FB_DIV, state->vga28_ppll.fb_div);
5372 OUTREG(AVIVO_VGA28_PPLL_POST_DIV_SRC, state->vga28_ppll.post_div_src);
5373 OUTREG(AVIVO_VGA28_PPLL_POST_DIV, state->vga28_ppll.post_div);
5374 OUTREG(AVIVO_VGA28_PPLL_CNTL, state->vga28_ppll.pll_cntl);
5376 OUTREG(AVIVO_VGA41_PPLL_REF_DIV_SRC, state->vga41_ppll.ref_div_src);
5377 OUTREG(AVIVO_VGA41_PPLL_REF_DIV, state->vga41_ppll.ref_div);
5378 OUTREG(AVIVO_VGA41_PPLL_FB_DIV, state->vga41_ppll.fb_div);
5379 OUTREG(AVIVO_VGA41_PPLL_POST_DIV_SRC, state->vga41_ppll.post_div_src);
5380 OUTREG(AVIVO_VGA41_PPLL_POST_DIV, state->vga41_ppll.post_div);
5381 OUTREG(AVIVO_VGA41_PPLL_CNTL, state->vga41_ppll.pll_cntl);
5384 OUTREG(AVIVO_D1CRTC_H_TOTAL, state->crtc[0].h_total);
5385 OUTREG(AVIVO_D1CRTC_H_BLANK_START_END, state->crtc[0].h_blank_start_end);
5386 OUTREG(AVIVO_D1CRTC_H_SYNC_A, state->crtc[0].h_sync_a);
5387 OUTREG(AVIVO_D1CRTC_H_SYNC_A_CNTL, state->crtc[0].h_sync_a_cntl);
5388 OUTREG(AVIVO_D1CRTC_H_SYNC_B, state->crtc[0].h_sync_b);
5389 OUTREG(AVIVO_D1CRTC_H_SYNC_B_CNTL, state->crtc[0].h_sync_b_cntl);
5391 OUTREG(AVIVO_D1CRTC_V_TOTAL, state->crtc[0].v_total);
5392 OUTREG(AVIVO_D1CRTC_V_BLANK_START_END, state->crtc[0].v_blank_start_end);
5393 OUTREG(AVIVO_D1CRTC_V_SYNC_A, state->crtc[0].v_sync_a);
5394 OUTREG(AVIVO_D1CRTC_V_SYNC_A_CNTL, state->crtc[0].v_sync_a_cntl);
5395 OUTREG(AVIVO_D1CRTC_V_SYNC_B, state->crtc[0].v_sync_b);
5396 OUTREG(AVIVO_D1CRTC_V_SYNC_B_CNTL, state->crtc[0].v_sync_b_cntl);
5398 OUTREG(AVIVO_D1CRTC_INTERLACE_CONTROL, state->crtc[0].interlace_control);
5399 OUTREG(AVIVO_D1CRTC_STEREO_CONTROL, state->crtc[0].stereo_control);
5401 OUTREG(AVIVO_D1CUR_CONTROL, state->crtc[0].cursor_control);
5405 OUTREG(AVIVO_D2CRTC_H_TOTAL, state->crtc[1].h_total);
5406 OUTREG(AVIVO_D2CRTC_H_BLANK_START_END, state->crtc[1].h_blank_start_end);
5407 OUTREG(AVIVO_D2CRTC_H_SYNC_A, state->crtc[1].h_sync_a);
5408 OUTREG(AVIVO_D2CRTC_H_SYNC_A_CNTL, state->crtc[1].h_sync_a_cntl);
5409 OUTREG(AVIVO_D2CRTC_H_SYNC_B, state->crtc[1].h_sync_b);
5410 OUTREG(AVIVO_D2CRTC_H_SYNC_B_CNTL, state->crtc[1].h_sync_b_cntl);
5412 OUTREG(AVIVO_D2CRTC_V_TOTAL, state->crtc[1].v_total);
5413 OUTREG(AVIVO_D2CRTC_V_BLANK_START_END, state->crtc[1].v_blank_start_end);
5414 OUTREG(AVIVO_D2CRTC_V_SYNC_A, state->crtc[1].v_sync_a);
5415 OUTREG(AVIVO_D2CRTC_V_SYNC_A_CNTL, state->crtc[1].v_sync_a_cntl);
5416 OUTREG(AVIVO_D2CRTC_V_SYNC_B, state->crtc[1].v_sync_b);
5417 OUTREG(AVIVO_D2CRTC_V_SYNC_B_CNTL, state->crtc[1].v_sync_b_cntl);
5419 OUTREG(AVIVO_D2CRTC_INTERLACE_CONTROL, state->crtc[1].interlace_control);
5420 OUTREG(AVIVO_D2CRTC_STEREO_CONTROL, state->crtc[1].stereo_control);
5422 OUTREG(AVIVO_D2CUR_CONTROL, state->crtc[1].cursor_control);
5426 OUTREG(0x7080, state->dvoa[0]);
5427 OUTREG(0x7084, state->dvoa[1]);
5428 OUTREG(0x708c, state->dvoa[2]);
5429 OUTREG(0x7090, state->dvoa[3]);
5430 OUTREG(0x7094, state->dvoa[4]);
5431 OUTREG(0x70ac, state->dvoa[5]);
5432 OUTREG(0x70b0, state->dvoa[6]);
5437 OUTREG(i, state->daca[j]);
5438 OUTREG((i + 0x100), state->dacb[j]);
5442 OUTREG(i, state->daca[j]);
5443 OUTREG((i + 0x100), state->dacb[j]);
5447 OUTREG(i, state->daca[j]);
5448 OUTREG((i + 0x100), state->dacb[j]);
5452 OUTREG(i, state->daca[j]);
5453 OUTREG((i + 0x100), state->dacb[j]);
5456 OUTREG(0x7050, state->daca[j]);
5457 OUTREG((0x7050 + 0x100), state->dacb[j]);
5462 OUTREG(i, state->fmt1[j]);
5463 OUTREG((i + 0x800), state->fmt2[j]);
5470 OUTREG(i, state->dig1[j]);
5471 OUTREG((i + 0x400), state->dig2[j]);
5475 OUTREG(i, state->dig1[j]);
5476 OUTREG((i + 0x400), state->dig2[j]);
5483 OUTREG(i, state->hdmi1[j]);
5484 OUTREG((i + 0x400), state->hdmi2[j]);
5488 OUTREG(i, state->hdmi1[j]);
5489 OUTREG((i + 0x400), state->hdmi2[j]);
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5493 OUTREG((0x7428 + 0x400), state->hdmi2[j]);
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5525 OUTREG((i + 0x420), state->uniphy4[j]);
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5527 OUTREG((i + 0x940), state->uniphy6[j]);
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5533 OUTREG((i + 0x100), state->uniphy2[j]);
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6290 OUTREG(RADEON_SURFACE_CNTL, 0);
6294 OUTREG(RADEON_SURFACE_CNTL, sctrl);
6357 OUTREG(RADEON_SURFACE_CNTL, 0);
6361 OUTREG(RADEON_SURFACE_CNTL, sctrl);