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37 #define PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1_ENDIAN_MODE_BAR1 __BITS(0,1)
38 #define PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1_ENDIAN_MODE_BAR2 __BITS(2,3)
39 #define PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1_ENDIAN_MODE_BAR3 __BITS(4,5)
42 #define PCIE_RC_CFG_PRIV1_ID_VAL3_CLASS_CODE __BITS(0,23)
45 #define PCIE_RC_CFG_PRIV1_LINK_CAPABILITY_ASPM_SUPPORT __BITS(10,11)
50 #define PCIE_RC_DL_MDIO_DATA __BITS(0,30)
51 #define PCIE_RC_DL_MDIO_PORT __BITS(16,19)
52 #define PCIE_RC_DL_MDIO_REGAD __BITS(0,15)
53 #define PCIE_RC_DL_MDIO_CMD __BITS(20,31)
61 #define PCIE_MISC_MISC_CTRL_MAX_BURST_SIZE __BITS(20,21)
62 #define PCIE_MISC_MISC_CTRL_SCB0_SIZE __BITS(27,31)
63 #define PCIE_MISC_MISC_CTRL_SCB1_SIZE __BITS(22,26)
64 #define PCIE_MISC_MISC_CTRL_SCB2_SIZE __BITS(0,4)
67 #define PCIE_RC_CFG_PCIE_LINK_CAPABILITY_MAX_LINK_SPEED __BITS(0,3)
69 #define PCIE_RC_CFG_PCIE_LINK_STATUS_CONTROL_NEG_LINK_WIDTH __BITS(24,29)
70 #define PCIE_RC_CFG_PCIE_LINK_STATUS_CONTROL_NEG_LINK_SPEED __BITS(16,19)
72 #define PCIE_RC_CFG_PCIE_ROOT_CAP_CONTROL_RC_CRS_EN __BITS(4,7)
74 #define PCIE_RC_CFG_PCIE_LINK_STATUS_CONTROL_2_TARGET_LINK_SPEED __BITS(0,3)
80 #define PCIE_MISC_RC_BARx_CONFIG_LO_MATCH_ADDRESS __BITS(12,31)
81 #define PCIE_MISC_RC_BARx_CONFIG_LO_SIZE __BITS(0,5)
99 #define PCIE_MISC_REVISION_MAJMIN __BITS(0,15)
102 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_LIMIT __BITS(20,31)
103 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_BASE __BITS(4,15)
106 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_HI_BASE __BITS(0,7)
109 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LIMIT_HI_LIMIT __BITS(0,7)
132 #define PCIE_EXT_CFG_INDEX_BUSNUM __BITS(20,27)
133 #define PCIE_EXT_CFG_INDEX_SLOT __BITS(15,19)
134 #define PCIE_EXT_CFG_INDEX_FUNC __BITS(12,14)
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