Cross Reference: /src/sys/arch/arm/nvidia/tegra

Lines Matching defs:pin_def
88 	const struct tegra_pinmux_pins *pin_def;
92 		pin_def = &sc->sc_conf->pins[n];
93 		if (strcmp(pin_def->tpp_name, name) == 0)
94 			return pin_def;
101 tegra_pinmux_lookup_func(const struct tegra_pinmux_pins *pin_def, const int phandle)
111 		if (pin_def->tpp_functions[n] == NULL)
114 		if (strcmp(pin_def->tpp_functions[n], func) == 0)
120 		    __func__, pin_def->tpp_name, func);
127     const struct tegra_pinmux_pins *pin_def, const int phandle)
132 	if (pin_def->tpp_type == TEGRA_PINMUX) {
133 		cfg = PINMUX_READ(sc, pin_def->tpp_reg);
136 		const int func = tegra_pinmux_lookup_func(pin_def, phandle);
174 		    pin_def->tpp_name, ocfg, cfg);
176 			PINMUX_WRITE(sc, pin_def->tpp_reg, cfg);
179     		cfg = PADCTRL_READ(sc, pin_def->tpp_reg);
183 			cfg &= ~pin_def->tpp_dg.drvdn_mask;
184 			cfg |= __SHIFTIN(val, pin_def->tpp_dg.drvdn_mask);
187 			cfg &= ~pin_def->tpp_dg.drvup_mask;
188 			cfg |= __SHIFTIN(val, pin_def->tpp_dg.drvup_mask);
191 			cfg &= ~pin_def->tpp_dg.slwrf_mask;
192 			cfg |= __SHIFTIN(val, pin_def->tpp_dg.slwrf_mask);
195 			cfg &= ~pin_def->tpp_dg.slwrr_mask;
196 			cfg |= __SHIFTIN(val, pin_def->tpp_dg.slwrr_mask);
200 		    pin_def->tpp_name, ocfg, cfg);
202 			PADCTRL_WRITE(sc, pin_def->tpp_reg, cfg);
211 	const struct tegra_pinmux_pins *pin_def;
230 			pin_def = tegra_pinmux_lookup_byname(sc, pins);
231 			if (pin_def == NULL) {
236 			tegra_pinmux_pin_config(sc, pin_def, child);
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