Lines Matching refs:via_reg
75 #define PM_SR() via_reg(VIA1, vSR)
76 #define PM_VIA_INTR_ENABLE() via_reg(VIA1, vIER) = 0x90
77 #define PM_VIA_INTR_DISABLE() via_reg(VIA1, vIER) = 0x10
78 #define PM_VIA_CLR_INTR() via_reg(VIA1, vIFR) = 0x90
79 #define PM_SET_STATE_ACKON() via_reg(VIA2, vBufB) |= 0x04
80 #define PM_SET_STATE_ACKOFF() via_reg(VIA2, vBufB) &= ~0x04
81 #define PM_IS_ON (0x02 == (via_reg(VIA2, vBufB) & 0x02))
82 #define PM_IS_OFF (0x00 == (via_reg(VIA2, vBufB) & 0x02))
368 via_reg(VIA2, vDirA) = 0x00;
376 *data = via_reg(VIA2, 0x200);
387 via_reg(VIA2, vDirA) = 0x00;
402 via_reg(VIA2, vDirA) = 0xff;
403 via_reg(VIA2, 0x200) = data;
421 via_reg(VIA2, vDirA) = 0x00;
445 via1_vIER = via_reg(VIA1, vIER);
448 via1_vDirA = via_reg(VIA1, vDirA);
453 via_reg(VIA2, vDirA) = 0x00;
457 via_reg(VIA2, vDirA) = 0x00;
459 via_reg(VIA1, vDirA) = via1_vDirA;
460 via_reg(VIA1, vIER) = via1_vIER;
475 via_reg(VIA2, vDirA) = 0x00;
476 while ((via_reg(VIA2, 0x200) == 0x7f) && (xdelay >= 0))
480 via_reg(VIA2, vDirA) = 0x00;
482 via_reg(VIA1, vIER) = via1_vIER;
491 via1_vDirA = via_reg(VIA1, vDirA);
492 via_reg(VIA1, vDirA) &= 0x7f;
498 via_reg(VIA1, vDirA) = via1_vDirA;
504 via_reg(VIA2, vDirA) = 0x00;
506 via_reg(VIA1, vDirA) = via1_vDirA;
507 via_reg(VIA1, vIER) = via1_vIER;
560 via_reg(VIA2, vDirA) = 0x00;
563 via_reg(VIA1, vDirA) = via1_vDirA;
564 via_reg(VIA1, vIER) = via1_vIER;
685 via_reg(VIA1, vACR) |= 0x0c;
686 via_reg(VIA1, vACR) &= ~0x10;
705 via_reg(VIA1, vACR) |= 0x1c;
720 via_reg(VIA1, vACR) |= 0x1c;
735 via_reg(VIA1, vACR) |= 0x1c;
763 via1_vIER &= via_reg(VIA1, vIER);
764 via_reg(VIA1, vIER) = via1_vIER;
780 via_reg(VIA2, vDirA) = 0x00;
781 while ((via_reg(VIA2, 0x200) == 0x07) &&
870 via_reg(VIA1, vIER) = via1_vIER;
1046 via_reg(VIA1, vIER) = 0x10;
1119 if ((via_reg(VIA1, vIFR) & 0x10) == 0x10)
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