1 /* generated by mkdefs.awk */ 2 #ifndef XPLX_DEFINE 3 #define XPLX_DEFINE 4 #define DEVID_XPBUS 0 5 #define DEVID_TIME 1 6 #define DEVID_PAM 2 7 #define DEVID_PCM 3 8 #define DEVID_PSG 4 9 #define DEVID_SPK 5 10 #define DEVID_LPR 6 11 #define DEVID_FDC 7 12 #define DEVID_SIO0 8 13 #define DEVID_SIO1 9 14 #define PAM_CMD_START 1 15 #define PAM_CMD_QUERY 2 16 #define PAM_ENC_PAM2A 1 17 #define PAM_ENC_PAM2B 2 18 #define PAM_ENC_PAM3A 3 19 #define PAM_ENC_PAM3B 4 20 #define PAM_ENC_PAM1P 5 21 #define PCM_CMD_START 1 22 #define PCM_ENC_PCM1 1 23 #define PCM_ENC_PCM2 2 24 #define PCM_ENC_PCM3 3 25 #define SPK_CMD_START 1 26 #define SPK_CMD_STOP 2 27 #define SPK_CMD_KEEP 3 28 #define XPLX_R_OK 1 29 #define XPLX_R_ERROR_PARAM 254 30 #define XPLX_R_UNKNOWN_CMD 255 31 #define USE_INTR 1 32 /* 0080: 00 DEBUG0:: .DB 0 */ 33 #define DEBUG0 0x0080 34 /* 0081: 00 DEBUG1:: .DB 0 */ 35 #define DEBUG1 0x0081 36 /* 0082: 00 DEBUG2:: .DB 0 */ 37 #define DEBUG2 0x0082 38 /* 0083: 00 DEBUG3:: .DB 0 */ 39 #define DEBUG3 0x0083 40 /* 0084: 00 DEBUG4:: .DB 0 */ 41 #define DEBUG4 0x0084 42 /* 0085: 00 DEBUG5:: .DB 0 */ 43 #define DEBUG5 0x0085 44 /* 0086: 00 DEBUG6:: .DB 0 */ 45 #define DEBUG6 0x0086 46 /* 0087: 00 DEBUG7:: .DB 0 */ 47 #define DEBUG7 0x0087 48 /* 0088: 00 DEBUG8:: .DB 0 */ 49 #define DEBUG8 0x0088 50 /* 0089: 00 DEBUG9:: .DB 0 */ 51 #define DEBUG9 0x0089 52 /* 008A: 00 DEBUG10:: .DB 0 */ 53 #define DEBUG10 0x008A 54 /* 00FC: XPLX_MAGIC:: ; MAGIC */ 55 #define XPLX_MAGIC 0x00FC 56 /* 0100: XPLX_VAR_BASE:: */ 57 #define XPLX_VAR_BASE 0x0100 58 /* 0100: XPBUS_READY:: */ 59 #define XPBUS_READY 0x0100 60 /* 0101: XPBUS_CMD:: */ 61 #define XPBUS_CMD 0x0101 62 /* 0102: XPBUS_RESULT:: */ 63 #define XPBUS_RESULT 0x0102 64 /* 0103: XPBUS_RUN:: */ 65 #define XPBUS_RUN 0x0103 66 /* 0104: XPBUS_STAT_RESET:: ; reset count */ 67 #define XPBUS_STAT_RESET 0x0104 68 /* 0108: XPBUS_PRT0_TIMER:: ; PRT0 TIMER TLDR (devices dispatch) */ 69 #define XPBUS_PRT0_TIMER 0x0108 70 /* 010A: XPBUS_INTR1_DEV:: ; HOSTINTR1 device */ 71 #define XPBUS_INTR1_DEV 0x010A 72 /* 010C: XPBUS_INTR5_DEV:: ; HOSTINTR5 device */ 73 #define XPBUS_INTR5_DEV 0x010C 74 /* 0110: TIME_READY:: */ 75 #define TIME_READY 0x0110 76 /* 0111: TIME_CMD:: */ 77 #define TIME_CMD 0x0111 78 /* 0112: TIME_RESULT:: */ 79 #define TIME_RESULT 0x0112 80 /* 0113: TIME_RUN:: */ 81 #define TIME_RUN 0x0113 82 /* 0114: TIME_TIMECOUNTER:: ; timecounter (TBD.) */ 83 #define TIME_TIMECOUNTER 0x0114 84 /* 0120: PAM_READY:: */ 85 #define PAM_READY 0x0120 86 /* 0121: PAM_CMD:: */ 87 #define PAM_CMD 0x0121 88 /* 0122: PAM_RESULT:: */ 89 #define PAM_RESULT 0x0122 90 /* 0123: PAM_RUN:: */ 91 #define PAM_RUN 0x0123 92 /* 0124: PAM_ENC:: */ 93 #define PAM_ENC 0x0124 94 /* 0125: PAM_REPT:: */ 95 #define PAM_REPT 0x0125 96 /* 0126: PAM_CYCLE_CLK:: */ 97 #define PAM_CYCLE_CLK 0x0126 98 /* 0128: PAM_REPT_CLK:: */ 99 #define PAM_REPT_CLK 0x0128 100 /* 0129: PAM_REPT_MAX:: */ 101 #define PAM_REPT_MAX 0x0129 102 /* 012E: PAM_STAT_PTR:: */ 103 #define PAM_STAT_PTR 0x012E 104 /* 0130: PCM_READY:: */ 105 #define PCM_READY 0x0130 106 /* 0131: PCM_CMD:: */ 107 #define PCM_CMD 0x0131 108 /* 0132: PCM_RESULT:: */ 109 #define PCM_RESULT 0x0132 110 /* 0133: PCM_RUN:: */ 111 #define PCM_RUN 0x0133 112 /* 0134: PCM_ENC:: */ 113 #define PCM_ENC 0x0134 114 /* 0136: PCM_PRT1_TIMER:: ; PRT1 TIMER TLDR (PCM) */ 115 #define PCM_PRT1_TIMER 0x0136 116 /* 013E: PCM_STAT_PTR:: */ 117 #define PCM_STAT_PTR 0x013E 118 /* 0140: PSG_READY:: */ 119 #define PSG_READY 0x0140 120 /* 0141: PSG_CMD:: */ 121 #define PSG_CMD 0x0141 122 /* 0142: PSG_RESULT:: */ 123 #define PSG_RESULT 0x0142 124 /* 0143: PSG_RUN:: */ 125 #define PSG_RUN 0x0143 126 /* 0150: SPK_READY:: */ 127 #define SPK_READY 0x0150 128 /* 0151: SPK_CMD:: */ 129 #define SPK_CMD 0x0151 130 /* 0152: SPK_RESULT:: */ 131 #define SPK_RESULT 0x0152 132 /* 0153: SPK_RUN:: */ 133 #define SPK_RUN 0x0153 134 /* 0154: SPK_VOL:: */ 135 #define SPK_VOL 0x0154 136 /* 0156: SPK_FREQ:: */ 137 #define SPK_FREQ 0x0156 138 /* 0158: SPK_TIME:: */ 139 #define SPK_TIME 0x0158 140 /* 015A: SPK_REMAIN:: */ 141 #define SPK_REMAIN 0x015A 142 /* 0160: LPR_READY:: */ 143 #define LPR_READY 0x0160 144 /* 0161: LPR_CMD:: */ 145 #define LPR_CMD 0x0161 146 /* 0162: LPR_RESULT:: */ 147 #define LPR_RESULT 0x0162 148 /* 0163: LPR_RUN:: */ 149 #define LPR_RUN 0x0163 150 /* 0170: FDC_READY:: */ 151 #define FDC_READY 0x0170 152 /* 0171: FDC_CMD:: */ 153 #define FDC_CMD 0x0171 154 /* 0172: FDC_RESULT:: */ 155 #define FDC_RESULT 0x0172 156 /* 0173: FDC_RUN:: */ 157 #define FDC_RUN 0x0173 158 /* 0180: SIO0_READY:: */ 159 #define SIO0_READY 0x0180 160 /* 0181: SIO0_CMD:: */ 161 #define SIO0_CMD 0x0181 162 /* 0182: SIO0_RESULT:: */ 163 #define SIO0_RESULT 0x0182 164 /* 0183: SIO0_RUN:: */ 165 #define SIO0_RUN 0x0183 166 /* 0184: SIO0_TXCMD:: */ 167 #define SIO0_TXCMD 0x0184 168 /* 0185: SIO0_TXSTAT:: */ 169 #define SIO0_TXSTAT 0x0185 170 /* 0186: SIO0_TX:: */ 171 #define SIO0_TX 0x0186 172 /* 018A: SIO0_RXCMD:: */ 173 #define SIO0_RXCMD 0x018A 174 /* 018B: SIO0_RXSTAT:: */ 175 #define SIO0_RXSTAT 0x018B 176 /* 018C: SIO0_RX:: */ 177 #define SIO0_RX 0x018C 178 /* 0190: SIO1_READY:: */ 179 #define SIO1_READY 0x0190 180 /* 0191: SIO1_CMD:: */ 181 #define SIO1_CMD 0x0191 182 /* 0192: SIO1_RESULT:: */ 183 #define SIO1_RESULT 0x0192 184 /* 0193: SIO1_RUN:: */ 185 #define SIO1_RUN 0x0193 186 /* 0194: SIO1_TXCMD:: */ 187 #define SIO1_TXCMD 0x0194 188 /* 0195: SIO1_TXSTAT:: */ 189 #define SIO1_TXSTAT 0x0195 190 /* 0196: SIO1_TX:: */ 191 #define SIO1_TX 0x0196 192 /* 019A: SIO1_RXCMD:: */ 193 #define SIO1_RXCMD 0x019A 194 /* 019B: SIO1_RXSTAT:: */ 195 #define SIO1_RXSTAT 0x019B 196 /* 019C: SIO1_RX:: */ 197 #define SIO1_RX 0x019C 198 /* 1000: PAM_BUF:: */ 199 #define PAM_BUF 0x1000 200 /* 1000: PCM_BUF:: */ 201 #define PCM_BUF 0x1000 202 /* 7000: PAM_BUF_LEN:: .EQU $-PAM_BUF */ 203 #define PAM_BUF_LEN 0x7000 204 /* 7000: PCM_BUF_LEN:: .EQU $-PCM_BUF */ 205 #define PCM_BUF_LEN 0x7000 206 /* 8000: PSG_BUF:: */ 207 #define PSG_BUF 0x8000 208 /* 1000: PSG_BUF_LEN:: .EQU $-PSG_BUF */ 209 #define PSG_BUF_LEN 0x1000 210 /* 9000: LPR_BUF:: */ 211 #define LPR_BUF 0x9000 212 /* 1000: LPR_BUF_LEN:: .EQU $-LPR_BUF */ 213 #define LPR_BUF_LEN 0x1000 214 /* A000: FDC_BUF:: */ 215 #define FDC_BUF 0xA000 216 /* 4000: FDC_BUF_LEN:: .EQU $-FDC_BUF */ 217 #define FDC_BUF_LEN 0x4000 218 /* 0777: XPLX_FIRMWARE_LEN:: .EQU $ */ 219 #define XPLX_FIRMWARE_LEN 0x0777 220 #endif /* !XPLX_DEFINE */ 221
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