HomeSort by: relevance | last modified time | path
    Searched refs:DP_SEC_CNTL (Results 1 - 8 of 8) sorted by relevancy

  /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dcn10/
amdgpu_dcn10_stream_encoder.c 742 REG_UPDATE(DP_SEC_CNTL, DP_SEC_GSP0_ENABLE, info_frame->vsc.valid);
743 REG_UPDATE(DP_SEC_CNTL, DP_SEC_GSP2_ENABLE, info_frame->spd.valid);
744 REG_UPDATE(DP_SEC_CNTL, DP_SEC_GSP3_ENABLE, info_frame->hdrsmd.valid);
754 value = REG_READ(DP_SEC_CNTL);
756 REG_UPDATE(DP_SEC_CNTL, DP_SEC_STREAM_ENABLE, 1);
848 value = REG_READ(DP_SEC_CNTL);
850 REG_UPDATE(DP_SEC_CNTL, DP_SEC_STREAM_ENABLE, 1);
860 REG_SET_10(DP_SEC_CNTL, 0,
875 value = REG_READ(DP_SEC_CNTL);
877 REG_UPDATE(DP_SEC_CNTL, DP_SEC_STREAM_ENABLE, 1)
    [all...]
dcn10_link_encoder.h 62 SRI(DP_SEC_CNTL, DP, id), \
102 uint32_t DP_SEC_CNTL;
dcn10_stream_encoder.h 85 SRI(DP_SEC_CNTL, DP, id), \
130 uint32_t DP_SEC_CNTL;
  /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dce/
amdgpu_dce_stream_encoder.c 883 REG_UPDATE(DP_SEC_CNTL, DP_SEC_GSP0_ENABLE, info_frame->vsc.valid);
884 REG_UPDATE(DP_SEC_CNTL, DP_SEC_GSP2_ENABLE, info_frame->spd.valid);
885 REG_UPDATE(DP_SEC_CNTL, DP_SEC_GSP3_ENABLE, info_frame->hdrsmd.valid);
894 value = REG_READ(DP_SEC_CNTL);
896 REG_UPDATE(DP_SEC_CNTL, DP_SEC_STREAM_ENABLE, 1);
907 REG_SET_7(DP_SEC_CNTL, 0,
920 value = REG_READ(DP_SEC_CNTL);
922 REG_UPDATE(DP_SEC_CNTL, DP_SEC_STREAM_ENABLE, 1);
1510 REG_UPDATE(DP_SEC_CNTL, DP_SEC_ASP_ENABLE, 1);
1513 REG_UPDATE_2(DP_SEC_CNTL,
    [all...]
dce_stream_encoder.h 89 SRI(DP_SEC_CNTL, DP, id), \
156 SE_SF(DP_SEC_CNTL, DP_SEC_GSP0_ENABLE, mask_sh),\
157 SE_SF(DP_SEC_CNTL, DP_SEC_STREAM_ENABLE, mask_sh),\
158 SE_SF(DP_SEC_CNTL, DP_SEC_GSP1_ENABLE, mask_sh),\
159 SE_SF(DP_SEC_CNTL, DP_SEC_GSP2_ENABLE, mask_sh),\
160 SE_SF(DP_SEC_CNTL, DP_SEC_GSP3_ENABLE, mask_sh),\
161 SE_SF(DP_SEC_CNTL, DP_SEC_AVI_ENABLE, mask_sh),\
162 SE_SF(DP_SEC_CNTL, DP_SEC_MPG_ENABLE, mask_sh),\
200 SE_SF(DP_SEC_CNTL, DP_SEC_ASP_ENABLE, mask_sh),\
201 SE_SF(DP_SEC_CNTL, DP_SEC_ATP_ENABLE, mask_sh),
    [all...]
dce_link_encoder.h 69 SRI(DP_SEC_CNTL, DP, id), \
150 uint32_t DP_SEC_CNTL;
  /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dcn20/
amdgpu_dcn20_stream_encoder.c 317 //REG_UPDATE(DP_SEC_CNTL,
336 REG_UPDATE_2(DP_SEC_CNTL,
341 REG_UPDATE(DP_SEC_CNTL, DP_SEC_GSP7_ENABLE, 0);
363 REG_GET(DP_SEC_CNTL, DP_SEC_GSP7_ENABLE, &s->sec_gsp_pps_enable);
364 REG_GET(DP_SEC_CNTL, DP_SEC_STREAM_ENABLE, &s->sec_stream_enable);
439 REG_UPDATE(DP_SEC_CNTL, DP_SEC_STREAM_ENABLE, 1);
  /src/sys/external/bsd/drm2/dist/drm/amd/amdgpu/
amdgpu_dce_v6_0.c 1639 tmp = REG_SET_FIELD(tmp, DP_SEC_CNTL, DP_SEC_ASP_ENABLE, 1);
1640 tmp = REG_SET_FIELD(tmp, DP_SEC_CNTL, DP_SEC_ATP_ENABLE, 1);
1641 tmp = REG_SET_FIELD(tmp, DP_SEC_CNTL, DP_SEC_AIP_ENABLE, 1);
1642 tmp = REG_SET_FIELD(tmp, DP_SEC_CNTL, DP_SEC_STREAM_ENABLE, 1);

Completed in 43 milliseconds