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  /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dce/
amdgpu_dce_transform.c 130 REG_UPDATE_2(SCL_MODE, SCL_MODE, 0, SCL_PSCL_EN, 0);
132 REG_UPDATE(SCL_MODE, SCL_MODE, 0);
141 REG_UPDATE(SCL_MODE, SCL_MODE, 1);
143 REG_UPDATE(SCL_MODE, SCL_MODE, 2);
146 REG_UPDATE(SCL_MODE, SCL_PSCL_EN, 1);
dce_transform.h 78 SRI(SCL_MODE, SCL, id), \
161 XFM_SF(SCL_MODE, SCL_MODE, mask_sh), \
207 XFM_SF(SCL_MODE, SCL_PSCL_EN, mask_sh)
254 XFM_SF(SCL0_SCL_MODE, SCL_MODE, mask_sh), \
343 type SCL_MODE; \
426 uint32_t SCL_MODE;
  /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dcn10/
amdgpu_dcn10_dpp_dscl.c 357 uint32_t scl_mode = REG_READ(SCL_MODE); local
387 scl_mode, dpp->tf_mask->SCL_COEF_RAM_SELECT_CURRENT,
391 REG_SET_2(SCL_MODE, scl_mode,
544 REG_UPDATE(SCL_MODE, DSCL_MODE, dscl_mode);
703 REG_UPDATE(SCL_MODE, DSCL_MODE, dscl_mode);
dcn10_dpp.h 58 SRI(SCL_MODE, DSCL, id), \
1101 uint32_t SCL_MODE; \
  /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dce110/
amdgpu_dce110_transform_v.c 184 set_reg_field_value(value, 1, SCLV_MODE, SCL_MODE);
188 set_reg_field_value(value, 0, SCLV_MODE, SCL_MODE);
199 get_reg_field_value(value, SCLV_MODE, SCL_MODE),

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