| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dce110/ |
| amdgpu_dce110_opp_regamma_v.c | 49 set_reg_field_value(
55 set_reg_field_value(
62 set_reg_field_value(
68 set_reg_field_value(
98 set_reg_field_value(
112 set_reg_field_value(
144 set_reg_field_value(
150 set_reg_field_value(
161 set_reg_field_value(
172 set_reg_field_value(
[all...] |
| amdgpu_dce110_opp_csc_v.c | 124 set_reg_field_value(
135 set_reg_field_value(
141 set_reg_field_value(
153 set_reg_field_value(
159 set_reg_field_value(
171 set_reg_field_value(
177 set_reg_field_value(
189 set_reg_field_value(
195 set_reg_field_value(
207 set_reg_field_value(
[all...] |
| amdgpu_dce110_timing_generator_v.c | 68 set_reg_field_value(value, 0,
78 set_reg_field_value(value, 1,
92 set_reg_field_value(value, 0,
94 set_reg_field_value(value, 0,
110 set_reg_field_value(
116 set_reg_field_value(
130 set_reg_field_value(
136 set_reg_field_value(
266 set_reg_field_value(
275 set_reg_field_value(
[all...] |
| amdgpu_dce110_timing_generator.c | 119 set_reg_field_value(regval, early_cntl,
139 set_reg_field_value(
164 set_reg_field_value(
169 set_reg_field_value(
174 set_reg_field_value(
270 set_reg_field_value(regval, 0, CRTC_COUNT_CONTROL,
274 set_reg_field_value(regval, 1, CRTC_COUNT_CONTROL,
396 set_reg_field_value(v_total_max,
401 set_reg_field_value(v_total_min,
406 set_reg_field_value(v_total_cntl
[all...] |
| amdgpu_dce110_transform_v.c | 96 set_reg_field_value(
101 set_reg_field_value(
110 set_reg_field_value(
115 set_reg_field_value(
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131 set_reg_field_value(
140 set_reg_field_value(
145 set_reg_field_value(
172 set_reg_field_value(value, data->taps.h_taps - 1,
174 set_reg_field_value(value, data->taps.v_taps - 1
[all...] |
| amdgpu_dce110_mem_input_v.c | 54 set_reg_field_value(value, 1,
75 set_reg_field_value(value, temp,
89 set_reg_field_value(value, temp,
111 set_reg_field_value(value, temp,
125 set_reg_field_value(value, temp,
164 set_reg_field_value(value, 1, UNP_GRPH_ENABLE, GRPH_ENABLE);
177 set_reg_field_value(value, info->gfx8.num_banks,
180 set_reg_field_value(value, info->gfx8.bank_width,
183 set_reg_field_value(value, info->gfx8.bank_height,
186 set_reg_field_value(value, info->gfx8.tile_aspect
[all...] |
| amdgpu_dce110_compressor.c | 95 set_reg_field_value(value, 3, LB_SYNC_RESET_SEL, LB_SYNC_RESET_SEL);
96 set_reg_field_value(value, 1, LB_SYNC_RESET_SEL, LB_SYNC_RESET_SEL2);
112 set_reg_field_value(value, 2, LB_SYNC_RESET_SEL, LB_SYNC_RESET_SEL);
113 set_reg_field_value(value, 0, LB_SYNC_RESET_SEL, LB_SYNC_RESET_SEL2);
154 set_reg_field_value(value, 0, FBC_CNTL, FBC_GRPH_COMP_EN);
155 set_reg_field_value(value, 1, FBC_CNTL, FBC_EN);
156 set_reg_field_value(value, 2, FBC_CNTL, FBC_COHERENCY_MODE);
159 set_reg_field_value(
169 set_reg_field_value(value, 1, FBC_COMP_MODE, FBC_RLE_EN);
170 set_reg_field_value(value, 1, FBC_COMP_MODE, FBC_DPCM4_RGB_EN)
[all...] |
| amdgpu_dce110_hw_sequencer.c | 134 set_reg_field_value(
140 set_reg_field_value(
146 set_reg_field_value(
169 set_reg_field_value(
175 set_reg_field_value(
181 set_reg_field_value(
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dce/ |
| amdgpu_dce_audio.c | 307 set_reg_field_value(value, capable,
326 set_reg_field_value(value, latency_in_ms,
349 set_reg_field_value(value, latency_in_ms,
362 set_reg_field_value(value, 1,
365 set_reg_field_value(value, 1,
370 set_reg_field_value(value, 0,
385 set_reg_field_value(value, 1,
390 set_reg_field_value(value, 0,
395 set_reg_field_value(value, 0,
422 set_reg_field_value(value, 1
[all...] |
| amdgpu_dce_aux.c | 124 set_reg_field_value(
132 set_reg_field_value(
147 set_reg_field_value(
|
| amdgpu_dce_link_encoder.c | 505 set_reg_field_value(value, hpd_source, AUX_CONTROL, AUX_HPD_SEL);
506 set_reg_field_value(value, 0, AUX_CONTROL, AUX_LS_READ_EN);
513 set_reg_field_value(value, 1,
1385 set_reg_field_value(value, 1, DC_HPD_CONTROL, DC_HPD_EN);
1395 set_reg_field_value(value, 0, DC_HPD_CONTROL, DC_HPD_EN);
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dce112/ |
| amdgpu_dce112_compressor.c | 127 set_reg_field_value(
134 set_reg_field_value(
158 set_reg_field_value(
165 set_reg_field_value(
172 set_reg_field_value(
179 set_reg_field_value(
205 set_reg_field_value(
212 set_reg_field_value(
241 set_reg_field_value(
248 set_reg_field_value(
[all...] |
| amdgpu_dce112_hw_sequencer.c | 96 set_reg_field_value(
102 set_reg_field_value(
108 set_reg_field_value(
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dce80/ |
| amdgpu_dce80_timing_generator.c | 104 set_reg_field_value(
138 set_reg_field_value(
144 set_reg_field_value(
152 set_reg_field_value(
157 set_reg_field_value(
163 set_reg_field_value(
168 set_reg_field_value(
175 set_reg_field_value(
181 set_reg_field_value(
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/dce120/ |
| amdgpu_dce120_hw_sequencer.c | 100 set_reg_field_value(
132 set_reg_field_value(
138 set_reg_field_value(
144 set_reg_field_value(
|
| amdgpu_dce120_timing_generator.c | 423 set_reg_field_value(value, 0, D1VGA_CONTROL, D1VGA_MODE_ENABLE);
424 set_reg_field_value(value, 0, D1VGA_CONTROL, D1VGA_TIMING_SELECT);
425 set_reg_field_value(
427 set_reg_field_value(value, 0, D1VGA_CONTROL, D1VGA_OVERSCAN_COLOR_EN);
683 set_reg_field_value(
695 set_reg_field_value(
984 set_reg_field_value(
994 set_reg_field_value(
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/ |
| dm_services.h | 132 #define set_reg_field_value(reg_value, value, reg_name, reg_field)\ macro
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/irq/dce110/ |
| amdgpu_irq_service_dce110.c | 62 set_reg_field_value(value, current_status ? 0 : 1,
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/irq/dce120/ |
| amdgpu_irq_service_dce120.c | 63 set_reg_field_value(
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/irq/dce80/ |
| amdgpu_irq_service_dce80.c | 63 set_reg_field_value(
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/irq/dcn10/ |
| amdgpu_irq_service_dcn10.c | 144 set_reg_field_value(
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/irq/dcn20/ |
| amdgpu_irq_service_dcn20.c | 144 set_reg_field_value(
|
| /src/sys/external/bsd/drm2/dist/drm/amd/display/dc/irq/dcn21/ |
| amdgpu_irq_service_dcn21.c | 145 set_reg_field_value(
|
