if_rgereg.h revision 1.8.2.1
1 /* $NetBSD: if_rgereg.h,v 1.8.2.1 2025/08/02 05:56:46 perseant Exp $ */ 2 /* $OpenBSD: if_rgereg.h,v 1.6 2020/12/24 01:00:00 kevlo Exp $ */ 3 4 /* 5 * Copyright (c) 2019, 2020 Kevin Lo <kevlo (at) openbsd.org> 6 * 7 * Permission to use, copy, modify, and distribute this software for any 8 * purpose with or without fee is hereby granted, provided that the above 9 * copyright notice and this permission notice appear in all copies. 10 * 11 * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES 12 * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF 13 * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR 14 * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES 15 * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN 16 * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF 17 * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE. 18 */ 19 20 #define RGE_PCI_BAR0 PCI_MAPREG_START 21 #define RGE_PCI_BAR1 (PCI_MAPREG_START + 4) 22 #define RGE_PCI_BAR2 (PCI_MAPREG_START + 8) 23 24 #define RGE_MAC0 0x0000 25 #define RGE_MAC4 0x0004 26 #define RGE_MAR0 0x0008 27 #define RGE_MAR4 0x000c 28 #define RGE_TXDESC_ADDR_LO 0x0020 29 #define RGE_TXDESC_ADDR_HI 0x0024 30 #define RGE_INT_CFG0 0x0034 31 #define RGE_CMD 0x0037 32 #define RGE_IMR 0x0038 33 #define RGE_ISR 0x003c 34 #define RGE_TXCFG 0x0040 35 #define RGE_RXCFG 0x0044 36 #define RGE_TIMERCNT 0x0048 37 #define RGE_EECMD 0x0050 38 #define RGE_CFG0 0x0051 39 #define RGE_CFG1 0x0052 40 #define RGE_CFG2 0x0053 41 #define RGE_CFG3 0x0054 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76 #define RGE_CMD_RXBUF_EMPTY 0x01 77 #define RGE_CMD_TXENB 0x04 78 #define RGE_CMD_RXENB 0x08 79 #define RGE_CMD_RESET 0x10 80 81 /* Flags for register RGE_ISR */ 82 #define RGE_ISR_RX_OK 0x00000001 83 #define RGE_ISR_RX_ERR 0x00000002 84 #define RGE_ISR_TX_OK 0x00000004 85 #define RGE_ISR_TX_ERR 0x00000008 86 #define RGE_ISR_RX_DESC_UNAVAIL 0x00000010 87 #define RGE_ISR_LINKCHG 0x00000020 88 #define RGE_ISR_RX_FIFO_OFLOW 0x00000040 89 #define RGE_ISR_TX_DESC_UNAVAIL 0x00000080 90 #define RGE_ISR_SWI 0x00000100 91 #define RGE_ISR_PCS_TIMEOUT 0x00004000 92 #define RGE_ISR_SYSTEM_ERR 0x00008000 93 94 #define RGE_INTRS \ 95 (RGE_ISR_RX_OK | RGE_ISR_RX_ERR | RGE_ISR_TX_OK | \ 96 RGE_ISR_TX_ERR | RGE_ISR_RX_DESC_UNAVAIL | RGE_ISR_LINKCHG | \ 97 RGE_ISR_TX_DESC_UNAVAIL | RGE_ISR_PCS_TIMEOUT | RGE_ISR_SYSTEM_ERR) 98 99 #define RGE_INTRS_TIMER \ 100 (RGE_ISR_RX_ERR | RGE_ISR_TX_ERR | RGE_ISR_PCS_TIMEOUT | \ 101 RGE_ISR_SYSTEM_ERR) 102 103 /* Flags for register RGE_TXCFG */ 104 #define RGE_TXCFG_HWREV 0x7cf00000 105 106 /* Flags for register RGE_RXCFG */ 107 #define RGE_RXCFG_ALLPHYS 0x00000001 108 #define RGE_RXCFG_INDIV 0x00000002 109 #define RGE_RXCFG_MULTI 0x00000004 110 #define RGE_RXCFG_BROAD 0x00000008 111 #define RGE_RXCFG_RUNT 0x00000010 112 #define RGE_RXCFG_ERRPKT 0x00000020 113 #define RGE_RXCFG_VLANSTRIP 0x00c00000 114 115 /* Flags for register RGE_EECMD */ 116 #define RGE_EECMD_WRITECFG 0xc0 117 118 /* Flags for register RGE_CFG1 */ 119 #define RGE_CFG1_PM_EN 0x01 120 #define RGE_CFG1_SPEED_DOWN 0x10 121 122 /* Flags for register RGE_CFG2 */ 123 #define RGE_CFG2_PMSTS_EN 0x20 124 #define RGE_CFG2_CLKREQ_EN 0x80 125 126 /* Flags for register RGE_CFG3 */ 127 #define RGE_CFG3_RDY_TO_L23 0x02 128 #define RGE_CFG3_WOL_LINK 0x10 129 #define RGE_CFG3_WOL_MAGIC 0x20 130 131 /* Flags for register RGE_CFG5 */ 132 #define RGE_CFG5_PME_STS 0x01 133 #define RGE_CFG5_WOL_LANWAKE 0x02 134 #define RGE_CFG5_WOL_UCAST 0x10 135 #define RGE_CFG5_WOL_MCAST 0x20 136 #define RGE_CFG5_WOL_BCAST 0x40 137 138 /* Flags for register RGE_CSIAR */ 139 #define RGE_CSIAR_BYTE_EN 0x0000000f 140 #define RGE_CSIAR_BYTE_EN_SHIFT 12 141 #define RGE_CSIAR_ADDR_MASK 0x00000fff 142 #define RGE_CSIAR_BUSY 0x80000000 143 144 /* Flags for register RGE_PHYSTAT */ 145 #define RGE_PHYSTAT_FDX 0x0001 146 #define RGE_PHYSTAT_LINK 0x0002 147 #define RGE_PHYSTAT_10MBPS 0x0004 148 #define RGE_PHYSTAT_100MBPS 0x0008 149 #define RGE_PHYSTAT_1000MBPS 0x0010 150 #define RGE_PHYSTAT_RXFLOW 0x0020 151 #define RGE_PHYSTAT_TXFLOW 0x0040 152 #define RGE_PHYSTAT_2500MBPS 0x0400 153 #define RGE_PHYSTAT_5000MBPS 0x1000 154 155 /* Flags for register RGE_EPHYAR */ 156 #define RGE_EPHYAR_DATA_MASK 0x0000ffff 157 #define RGE_EPHYAR_BUSY 0x80000000 158 #define RGE_EPHYAR_ADDR_MASK 0x0000007f 159 #define RGE_EPHYAR_ADDR_SHIFT 16 160 161 /* Flags for register RGE_TXSTART */ 162 #define RGE_TXSTART_START 0x0001 163 164 /* Flags for register RGE_MACOCP */ 165 #define RGE_MACOCP_DATA_MASK 0x0000ffff 166 #define RGE_MACOCP_BUSY 0x80000000 167 #define RGE_MACOCP_ADDR_SHIFT 16 168 169 /* Flags for register RGE_PHYOCP */ 170 #define RGE_PHYOCP_DATA_MASK 0x0000ffff 171 #define RGE_PHYOCP_BUSY 0x80000000 172 #define RGE_PHYOCP_ADDR_SHIFT 16 173 174 /* Flags for register RGE_DLLPR. */ 175 #define RGE_DLLPR_PFM_EN 0x40 176 #define RGE_DLLPR_TX_10M_PS_EN 0x80 177 178 /* Flags for register RGE_MCUCMD */ 179 #define RGE_MCUCMD_RXFIFO_EMPTY 0x10 180 #define RGE_MCUCMD_TXFIFO_EMPTY 0x20 181 #define RGE_MCUCMD_IS_OOB 0x80 182 183 /* Flags for register RGE_CPLUSCMD */ 184 #define RGE_CPLUSCMD_RXCSUM 0x0020 185 186 #define RGE_TX_NSEGS 32 187 #define RGE_TX_LIST_CNT 1024 188 #define RGE_RX_LIST_CNT 1024 189 #define RGE_ALIGN 256 190 #define RGE_TX_LIST_SZ (sizeof(struct rge_tx_desc) * RGE_TX_LIST_CNT) 191 #define RGE_RX_LIST_SZ (sizeof(struct rge_rx_desc) * RGE_RX_LIST_CNT) 192 #define RGE_NEXT_TX_DESC(x) (((x) + 1) % RGE_TX_LIST_CNT) 193 #define RGE_NEXT_RX_DESC(x) (((x) + 1) % RGE_RX_LIST_CNT) 194 #define RGE_ADDR_LO(y) ((uint64_t) (y) & 0xffffffff) 195 #define RGE_ADDR_HI(y) ((uint64_t) (y) >> 32) 196 #define RGE_OWN(x) \ 197 (letoh32((x)->hi_qword1.rx_qword4.rge_cmdsts) & RGE_RDCMDSTS_OWN) 198 #define RGE_RXBYTES(x) \ 199 (letoh32((x)->hi_qword1.rx_qword4.rge_cmdsts) & RGE_RDCMDSTS_FRAGLEN) 200 201 #define RGE_ADV_2500TFDX 0x0080 202 #define RGE_ADV_5000TFDX 0x0100 203 204 /* Tx descriptor */ 205 struct rge_tx_desc { 206 uint32_t rge_cmdsts; 207 uint32_t rge_extsts; 208 uint32_t rge_addrlo; 209 uint32_t rge_addrhi; 210 uint32_t reserved[4]; 211 }; 212 213 #define RGE_TDCMDSTS_COLL 0x000f0000 214 #define RGE_TDCMDSTS_EXCESSCOLL 0x00100000 215 #define RGE_TDCMDSTS_TXERR 0x00800000 216 #define RGE_TDCMDSTS_EOF 0x10000000 217 #define RGE_TDCMDSTS_SOF 0x20000000 218 #define RGE_TDCMDSTS_EOR 0x40000000 219 #define RGE_TDCMDSTS_OWN 0x80000000 220 221 #define RGE_TDEXTSTS_VTAG 0x00020000 222 #define RGE_TDEXTSTS_IPCSUM 0x20000000 223 #define RGE_TDEXTSTS_TCPCSUM 0x40000000 224 #define RGE_TDEXTSTS_UDPCSUM 0x80000000 225 226 /* Rx descriptor */ 227 struct rge_rx_desc { 228 union { 229 struct { 230 uint32_t rsvd0; 231 uint32_t rsvd1; 232 } rx_qword0; 233 } lo_qword0; 234 235 union { 236 struct { 237 uint32_t rss; 238 uint16_t length; 239 uint16_t hdr_info; 240 } rx_qword1; 241 242 struct { 243 uint32_t rsvd2; 244 uint32_t rsvd3; 245 } rx_qword2; 246 } lo_qword1; 247 248 union { 249 uint64_t rge_addr; 250 251 struct { 252 uint64_t timestamp; 253 } rx_timestamp; 254 255 struct { 256 uint32_t rsvd4; 257 uint32_t rsvd5; 258 } rx_qword3; 259 } hi_qword0; 260 261 union { 262 struct { 263 uint32_t rge_extsts; 264 uint32_t rge_cmdsts; 265 } rx_qword4; 266 267 struct { 268 uint16_t rsvd6; 269 uint16_t rsvd7; 270 uint32_t rsvd8; 271 } rx_ptp; 272 } hi_qword1; 273 }; 274 275 #define RGE_RDCMDSTS_RXERRSUM 0x00100000 276 #define RGE_RDCMDSTS_EOF 0x01000000 277 #define RGE_RDCMDSTS_SOF 0x02000000 278 #define RGE_RDCMDSTS_EOR 0x40000000 279 #define RGE_RDCMDSTS_OWN 0x80000000 280 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bus_dma_segment_t rge_rx_listseg; 316 int rge_rx_listnseg; 317 bus_dmamap_t rge_rx_list_map; 318 struct rge_rx_desc *rge_rx_list; 319 }; 320 321 /* Microcode version */ 322 #define RGE_MAC_CFG2_8126_MCODE_VER 0x0033 323 #define RGE_MAC_CFG2_MCODE_VER 0x0b11 324 #define RGE_MAC_CFG3_MCODE_VER 0x0b33 325 #define RGE_MAC_CFG4_MCODE_VER 0x0b17 326 #define RGE_MAC_CFG5_MCODE_VER 0x0b36 327 328 enum rge_mac_type { 329 MAC_CFG_UNKNOWN = 1, 330 MAC_CFG2, 331 MAC_CFG3, 332 MAC_CFG4, 333 MAC_CFG5, 334 MAC_CFG2_8126 335 }; 336 337 #define RGE_TIMEOUT 100 338 339 #if 0 340 #define RGE_JUMBO_FRAMELEN 9216 341 #else 342 #define RGE_JUMBO_FRAMELEN (MCLBYTES - ETHER_ALIGN) 343 #endif 344 #define RGE_JUMBO_MTU \ 345 (RGE_JUMBO_FRAMELEN - ETHER_HDR_LEN - ETHER_CRC_LEN - \ 346 ETHER_VLAN_ENCAP_LEN) 347 348 #define RGE_TXCFG_CONFIG 0x03000700 349 #define RGE_RXCFG_CONFIG 0x41c00700 350 #define RGE_RXCFG_CONFIG_8126 0x41e00d00 351 352 struct rge_softc { 353 device_t sc_dev; 354 struct ethercom sc_ec; /* Ethernet common data */ 355 void *sc_ih; /* interrupt vectoring */ 356 bus_space_handle_t rge_bhandle; /* bus space handle */ 357 bus_space_tag_t rge_btag; /* bus space tag */ 358 bus_size_t rge_bsize; 359 bus_dma_tag_t sc_dmat; 360 pci_chipset_tag_t sc_pc; 361 pcitag_t sc_tag; 362 bus_dma_segment_t sc_rx_seg; 363 bus_dmamap_t sc_rx_dmamap; 364 struct ifmedia sc_media; /* media info */ 365 enum rge_mac_type rge_type; 366 struct mbuf *rge_head; 367 struct mbuf *rge_tail; 368 369 struct rge_list_data rge_ldata; 370 371 callout_t sc_timeout; /* tick timeout */ 372 373 uint8_t sc_enaddr[ETHER_ADDR_LEN]; 374 uint16_t rge_mcodever; 375 uint32_t rge_flags; 376 #define RGE_FLAG_MSI 0x00000001 377 378 uint32_t rge_intrs; 379 uint32_t rge_tx_ack; 380 uint32_t rge_rx_ack; 381 int rge_timerintr; 382 #define RGE_IMTYPE_NONE 0 383 #define RGE_IMTYPE_SIM 1 384 }; 385 386 /* 387 * Register space access macros. 388 */ 389 #define RGE_WRITE_4(sc, reg, val) \ 390 bus_space_write_4(sc->rge_btag, sc->rge_bhandle, reg, val) 391 #define RGE_WRITE_2(sc, reg, val) \ 392 bus_space_write_2(sc->rge_btag, sc->rge_bhandle, reg, val) 393 #define RGE_WRITE_1(sc, reg, val) \ 394 bus_space_write_1(sc->rge_btag, sc->rge_bhandle, reg, val) 395 396 #define RGE_READ_4(sc, reg) \ 397 bus_space_read_4(sc->rge_btag, sc->rge_bhandle, reg) 398 #define RGE_READ_2(sc, reg) \ 399 bus_space_read_2(sc->rge_btag, sc->rge_bhandle, reg) 400 #define RGE_READ_1(sc, reg) \ 401 bus_space_read_1(sc->rge_btag, sc->rge_bhandle, reg) 402 403 #define RGE_SETBIT_4(sc, reg, val) \ 404 RGE_WRITE_4(sc, reg, RGE_READ_4(sc, reg) | (val)) 405 #define RGE_SETBIT_2(sc, reg, val) \ 406 RGE_WRITE_2(sc, reg, RGE_READ_2(sc, reg) | (val)) 407 #define RGE_SETBIT_1(sc, reg, val) \ 408 RGE_WRITE_1(sc, reg, RGE_READ_1(sc, reg) | (val)) 409 410 #define RGE_CLRBIT_4(sc, reg, val) \ 411 RGE_WRITE_4(sc, reg, RGE_READ_4(sc, reg) & ~(val)) 412 #define RGE_CLRBIT_2(sc, reg, val) \ 413 RGE_WRITE_2(sc, reg, RGE_READ_2(sc, reg) & ~(val)) 414 #define RGE_CLRBIT_1(sc, reg, val) \ 415 RGE_WRITE_1(sc, reg, RGE_READ_1(sc, reg) & ~(val)) 416 417 #define RGE_EPHY_SETBIT(sc, reg, val) \ 418 rge_write_ephy(sc, reg, rge_read_ephy(sc, reg) | (val)) 419 420 #define RGE_EPHY_CLRBIT(sc, reg, val) \ 421 rge_write_ephy(sc, reg, rge_read_ephy(sc, reg) & ~(val)) 422 423 #define RGE_PHY_SETBIT(sc, reg, val) \ 424 rge_write_phy_ocp(sc, reg, rge_read_phy_ocp(sc, reg) | (val)) 425 426 #define RGE_PHY_CLRBIT(sc, reg, val) \ 427 rge_write_phy_ocp(sc, reg, rge_read_phy_ocp(sc, reg) & ~(val)) 428 429 #define RGE_MAC_SETBIT(sc, reg, val) \ 430 rge_write_mac_ocp(sc, reg, rge_read_mac_ocp(sc, reg) | (val)) 431 432 #define RGE_MAC_CLRBIT(sc, reg, val) \ 433 rge_write_mac_ocp(sc, reg, rge_read_mac_ocp(sc, reg) & ~(val)) 434 435 static const struct { 436 uint16_t reg; 437 uint16_t val; 438 } rtl8125_mac_bps[] = { 439 { 0xf800, 0xe008 }, { 0xf802, 0xe01e }, { 0xf804, 0xe02e }, 440 { 0xf806, 0xe054 }, { 0xf808, 0xe057 }, { 0xf80a, 0xe059 }, 441 { 0xf80c, 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