xref: /src/sys/external/gpl2/dts/dist/include/dt-bindings/clock/qcom,x1e80100-gcc.h

/*	$NetBSD: qcom,x1e80100-gcc.h,v 1.1.1.1 2026/01/18 05:21:37 skrll Exp $	*/

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 * Copyright (c) 2023, Qualcomm Innovation Center, Inc. All rights reserved.
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/* GCC clocks */
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#define GCC_USB4_0_PHY_SYS_CLK_SRC				365
#define GCC_USB4_1_PHY_DP0_CLK_SRC				366
#define GCC_USB4_1_PHY_DP1_CLK_SRC				367
#define GCC_USB4_1_PHY_P2RR2P_PIPE_CLK_SRC			368
#define GCC_USB4_1_PHY_PCIE_PIPE_MUX_CLK_SRC			369
#define GCC_USB4_1_PHY_RX0_CLK_SRC				370
#define GCC_USB4_1_PHY_RX1_CLK_SRC				371
#define GCC_USB4_1_PHY_SYS_CLK_SRC				372
#define GCC_USB4_2_PHY_DP0_CLK_SRC				373
#define GCC_USB4_2_PHY_DP1_CLK_SRC				374
#define GCC_USB4_2_PHY_P2RR2P_PIPE_CLK_SRC			375
#define GCC_USB4_2_PHY_PCIE_PIPE_MUX_CLK_SRC			376
#define GCC_USB4_2_PHY_RX0_CLK_SRC				377
#define GCC_USB4_2_PHY_RX1_CLK_SRC				378
#define GCC_USB4_2_PHY_SYS_CLK_SRC				379

/* GCC power domains */
#define GCC_PCIE_0_TUNNEL_GDSC					0
#define GCC_PCIE_1_TUNNEL_GDSC					1
#define GCC_PCIE_2_TUNNEL_GDSC					2
#define GCC_PCIE_3_GDSC						3
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#define GCC_PCIE_4_GDSC						5
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#define GCC_UFS_MEM_PHY_GDSC					12
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#define GCC_USB20_PRIM_GDSC					14
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#define GCC_USB4_0_GDSC						21
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#define GCC_USB_1_PHY_GDSC					25
#define GCC_USB_2_PHY_GDSC					26

/* GCC resets */
#define GCC_AV1E_BCR						0
#define GCC_CAMERA_BCR						1
#define GCC_DISPLAY_BCR						2
#define GCC_GPU_BCR						3
#define GCC_PCIE_0_LINK_DOWN_BCR				4
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#define GCC_PCIE_0_PHY_BCR					6
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#define GCC_QUPV3_WRAPPER_0_BCR					49
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#define GCC_QUSB2PHY_USB20_HS_BCR				57
#define GCC_SDCC2_BCR						58
#define GCC_SDCC4_BCR						59
#define GCC_UFS_PHY_BCR						60
#define GCC_USB20_PRIM_BCR					61
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#define GCC_USB3_PHY_SEC_BCR					69
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#define GCC_USB3_UNIPHY_MP0_BCR					71
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#define GCC_VIDEO_BCR						87
#define GCC_VIDEO_AXI0_CLK_ARES					88
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#define GCC_USB4_0_MISC_USB4_SYS_BCR				90
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#define GCC_USB4PHY_PHY_TERT_BCR				125

#endif