Cross Reference: /src/sys/dev/pci/if

Lines Matching refs:CSR_WRITE_4
153 	CSR_WRITE_4(sc, IWI_CSR_INDIRECT_ADDR, addr);
160 	CSR_WRITE_4(sc, IWI_CSR_INDIRECT_ADDR, addr);
251 	CSR_WRITE_4(sc, IWI_CSR_INTR_MASK, 0);
1200 	CSR_WRITE_4(sc, IWI_CSR_RX_BASE + i * 4, data->map->dm_segs[0].ds_addr);
1381 		CSR_WRITE_4(sc, IWI_CSR_CMD_WIDX,
1429 	CSR_WRITE_4(sc, IWI_CSR_RX_WIDX, hw);
1485 	CSR_WRITE_4(sc, IWI_CSR_INTR_MASK, 0);
1502 	CSR_WRITE_4(sc, IWI_CSR_INTR, r);
1550 	CSR_WRITE_4(sc, IWI_CSR_INTR_MASK, IWI_INTR_MASK);
1577 		CSR_WRITE_4(sc, IWI_CSR_CMD_WIDX, sc->cmdq.cur);
1759 	CSR_WRITE_4(sc, txq->csr_widx, txq->cur);
1954 	CSR_WRITE_4(sc, IWI_CSR_INTR_MASK, 0);
1956 	CSR_WRITE_4(sc, IWI_CSR_RST, IWI_RST_STOP_MASTER);
1965 	CSR_WRITE_4(sc, IWI_CSR_RST, CSR_READ_4(sc, IWI_CSR_RST) |
1979 	CSR_WRITE_4(sc, IWI_CSR_CTL, CSR_READ_4(sc, IWI_CSR_CTL) |
1983 	CSR_WRITE_4(sc, IWI_CSR_READ_INT, IWI_READ_INT_INIT_HOST);
1997 	CSR_WRITE_4(sc, IWI_CSR_RST, CSR_READ_4(sc, IWI_CSR_RST) |
2002 	CSR_WRITE_4(sc, IWI_CSR_CTL, CSR_READ_4(sc, IWI_CSR_CTL) |
2006 	CSR_WRITE_4(sc, IWI_CSR_AUTOINC_ADDR, 0);
2008 		CSR_WRITE_4(sc, IWI_CSR_AUTOINC_DATA, 0);
2019 	CSR_WRITE_4(sc, IWI_CSR_RST, CSR_READ_4(sc, IWI_CSR_RST) |
2033 	CSR_WRITE_4(sc, IWI_CSR_RST, CSR_READ_4(sc, IWI_CSR_RST) &
2119 	CSR_WRITE_4(sc, IWI_CSR_AUTOINC_ADDR, 0x27000);
2148 				CSR_WRITE_4(sc, IWI_CSR_AUTOINC_DATA, ctl);
2149 				CSR_WRITE_4(sc, IWI_CSR_AUTOINC_DATA, cs);
2150 				CSR_WRITE_4(sc, IWI_CSR_AUTOINC_DATA, cd);
2151 				CSR_WRITE_4(sc, IWI_CSR_AUTOINC_DATA, sum);
2162 	CSR_WRITE_4(sc, IWI_CSR_AUTOINC_DATA, 0);
2164 	CSR_WRITE_4(sc, IWI_CSR_RST, CSR_READ_4(sc, IWI_CSR_RST) &
2186 	CSR_WRITE_4(sc, IWI_CSR_INTR_MASK, IWI_INTR_MASK);
2189 	CSR_WRITE_4(sc, IWI_CSR_RST, 0);
2190 	CSR_WRITE_4(sc, IWI_CSR_CTL, CSR_READ_4(sc, IWI_CSR_CTL) |
2750 	CSR_WRITE_4(sc, IWI_CSR_CMD_BASE, sc->cmdq.desc_map->dm_segs[0].ds_addr);
2751 	CSR_WRITE_4(sc, IWI_CSR_CMD_SIZE, sc->cmdq.count);
2752 	CSR_WRITE_4(sc, IWI_CSR_CMD_WIDX, sc->cmdq.cur);
2754 	CSR_WRITE_4(sc, IWI_CSR_TX1_BASE, sc->txq[0].desc_map->dm_segs[0].ds_addr);
2755 	CSR_WRITE_4(sc, IWI_CSR_TX1_SIZE, sc->txq[0].count);
2756 	CSR_WRITE_4(sc, IWI_CSR_TX1_WIDX, sc->txq[0].cur);
2758 	CSR_WRITE_4(sc, IWI_CSR_TX2_BASE, sc->txq[1].desc_map->dm_segs[0].ds_addr);
2759 	CSR_WRITE_4(sc, IWI_CSR_TX2_SIZE, sc->txq[1].count);
2760 	CSR_WRITE_4(sc, IWI_CSR_TX2_WIDX, sc->txq[1].cur);
2762 	CSR_WRITE_4(sc, IWI_CSR_TX3_BASE, sc->txq[2].desc_map->dm_segs[0].ds_addr);
2763 	CSR_WRITE_4(sc, IWI_CSR_TX3_SIZE, sc->txq[2].count);
2764 	CSR_WRITE_4(sc, IWI_CSR_TX3_WIDX, sc->txq[2].cur);
2766 	CSR_WRITE_4(sc, IWI_CSR_TX4_BASE, sc->txq[3].desc_map->dm_segs[0].ds_addr);
2767 	CSR_WRITE_4(sc, IWI_CSR_TX4_SIZE, sc->txq[3].count);
2768 	CSR_WRITE_4(sc, IWI_CSR_TX4_WIDX, sc->txq[3].cur);
2771 		CSR_WRITE_4(sc, IWI_CSR_RX_BASE + i * 4,
2774 	CSR_WRITE_4(sc, IWI_CSR_RX_WIDX, sc->rxq.count -1);
2925 	CSR_WRITE_4(sc, IWI_CSR_RST, IWI_RST_SW_RESET);
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