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  /src/sys/external/bsd/drm2/dist/drm/amd/amdgpu/
amdgpu_cik_ih.c 395 tmp = RREG32(mmSRBM_SOFT_RESET);
398 WREG32(mmSRBM_SOFT_RESET, tmp);
399 tmp = RREG32(mmSRBM_SOFT_RESET);
404 WREG32(mmSRBM_SOFT_RESET, tmp);
405 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_cz_ih.c 374 tmp = RREG32(mmSRBM_SOFT_RESET);
377 WREG32(mmSRBM_SOFT_RESET, tmp);
378 tmp = RREG32(mmSRBM_SOFT_RESET);
383 WREG32(mmSRBM_SOFT_RESET, tmp);
384 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_iceland_ih.c 374 tmp = RREG32(mmSRBM_SOFT_RESET);
377 WREG32(mmSRBM_SOFT_RESET, tmp);
378 tmp = RREG32(mmSRBM_SOFT_RESET);
383 WREG32(mmSRBM_SOFT_RESET, tmp);
384 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_tonga_ih.c 425 tmp = RREG32(mmSRBM_SOFT_RESET);
428 WREG32(mmSRBM_SOFT_RESET, tmp);
429 tmp = RREG32(mmSRBM_SOFT_RESET);
434 WREG32(mmSRBM_SOFT_RESET, tmp);
435 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_gmc_v6_0.c 1041 tmp = RREG32(mmSRBM_SOFT_RESET);
1044 WREG32(mmSRBM_SOFT_RESET, tmp);
1045 tmp = RREG32(mmSRBM_SOFT_RESET);
1050 WREG32(mmSRBM_SOFT_RESET, tmp);
1051 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_sdma_v2_4.c 991 tmp = RREG32(mmSRBM_SOFT_RESET);
994 WREG32(mmSRBM_SOFT_RESET, tmp);
995 tmp = RREG32(mmSRBM_SOFT_RESET);
1000 WREG32(mmSRBM_SOFT_RESET, tmp);
1001 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_vce_v3_0.c 662 tmp = RREG32(mmSRBM_SOFT_RESET);
665 WREG32(mmSRBM_SOFT_RESET, tmp);
666 tmp = RREG32(mmSRBM_SOFT_RESET);
671 WREG32(mmSRBM_SOFT_RESET, tmp);
672 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_vce_v4_0.c 756 tmp = RREG32(mmSRBM_SOFT_RESET);
759 WREG32(mmSRBM_SOFT_RESET, tmp);
760 tmp = RREG32(mmSRBM_SOFT_RESET);
765 WREG32(mmSRBM_SOFT_RESET, tmp);
766 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_cik_sdma.c 1097 tmp = RREG32(mmSRBM_SOFT_RESET);
1100 WREG32(mmSRBM_SOFT_RESET, tmp);
1101 tmp = RREG32(mmSRBM_SOFT_RESET);
1106 WREG32(mmSRBM_SOFT_RESET, tmp);
1107 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_gmc_v7_0.c 1224 tmp = RREG32(mmSRBM_SOFT_RESET);
1227 WREG32(mmSRBM_SOFT_RESET, tmp);
1228 tmp = RREG32(mmSRBM_SOFT_RESET);
1233 WREG32(mmSRBM_SOFT_RESET, tmp);
1234 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_uvd_v6_0.c 1181 tmp = RREG32(mmSRBM_SOFT_RESET);
1184 WREG32(mmSRBM_SOFT_RESET, tmp);
1185 tmp = RREG32(mmSRBM_SOFT_RESET);
1190 WREG32(mmSRBM_SOFT_RESET, tmp);
1191 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_uvd_v4_2.c 276 WREG32_P(mmSRBM_SOFT_RESET, 0, ~SRBM_SOFT_RESET__SOFT_RESET_UVD_MASK);
659 WREG32_P(mmSRBM_SOFT_RESET, SRBM_SOFT_RESET__SOFT_RESET_UVD_MASK,
amdgpu_uvd_v5_0.c 330 WREG32_P(mmSRBM_SOFT_RESET, 0, ~SRBM_SOFT_RESET__SOFT_RESET_UVD_MASK);
582 WREG32_P(mmSRBM_SOFT_RESET, SRBM_SOFT_RESET__SOFT_RESET_UVD_MASK,
amdgpu_gmc_v8_0.c 1381 tmp = RREG32(mmSRBM_SOFT_RESET);
1384 WREG32(mmSRBM_SOFT_RESET, tmp);
1385 tmp = RREG32(mmSRBM_SOFT_RESET);
1390 WREG32(mmSRBM_SOFT_RESET, tmp);
1391 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_sdma_v3_0.c 1325 tmp = RREG32(mmSRBM_SOFT_RESET);
1328 WREG32(mmSRBM_SOFT_RESET, tmp);
1329 tmp = RREG32(mmSRBM_SOFT_RESET);
1334 WREG32(mmSRBM_SOFT_RESET, tmp);
1335 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_uvd_v7_0.c 1506 tmp = RREG32(mmSRBM_SOFT_RESET);
1509 WREG32(mmSRBM_SOFT_RESET, tmp);
1510 tmp = RREG32(mmSRBM_SOFT_RESET);
1515 WREG32(mmSRBM_SOFT_RESET, tmp);
1516 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_dce_v10_0.c 2957 tmp = RREG32(mmSRBM_SOFT_RESET);
2960 WREG32(mmSRBM_SOFT_RESET, tmp);
2961 tmp = RREG32(mmSRBM_SOFT_RESET);
2966 WREG32(mmSRBM_SOFT_RESET, tmp);
2967 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_dce_v11_0.c 3083 tmp = RREG32(mmSRBM_SOFT_RESET);
3086 WREG32(mmSRBM_SOFT_RESET, tmp);
3087 tmp = RREG32(mmSRBM_SOFT_RESET);
3092 WREG32(mmSRBM_SOFT_RESET, tmp);
3093 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_dce_v8_0.c 2845 tmp = RREG32(mmSRBM_SOFT_RESET);
2848 WREG32(mmSRBM_SOFT_RESET, tmp);
2849 tmp = RREG32(mmSRBM_SOFT_RESET);
2854 WREG32(mmSRBM_SOFT_RESET, tmp);
2855 tmp = RREG32(mmSRBM_SOFT_RESET);
amdgpu_gfx_v7_0.c 4693 tmp = RREG32(mmSRBM_SOFT_RESET);
4696 WREG32(mmSRBM_SOFT_RESET, tmp);
4697 tmp = RREG32(mmSRBM_SOFT_RESET);
4702 WREG32(mmSRBM_SOFT_RESET, tmp);
4703 tmp = RREG32(mmSRBM_SOFT_RESET);
  /src/sys/external/bsd/drm2/dist/drm/amd/include/asic_reg/oss/
oss_1_0_d.h 264 #define mmSRBM_SOFT_RESET 0x0398
oss_2_4_d.h 85 #define mmSRBM_SOFT_RESET 0x398
oss_2_0_d.h 79 #define mmSRBM_SOFT_RESET 0x398
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oss_3_0_d.h 95 #define mmSRBM_SOFT_RESET 0x398

Completed in 41 milliseconds

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